מהנדס.ת Verification
- Southern District
במסגרת התפקיד פיתוח סביבות Verification במתודולוגיית UVM עבור FPGA במגוון פרויקטים טכנולוגיים בתחומי עיבוד אות, Controllers ועוד, כולל הגדרה, ארכיטקטורה ופיתוח סביבות אימות מרמת Block Level ועד Full-C
To skrót ogłoszenia. Pełną treść i formularz aplikacji znajdziesz na stronie ogłoszeniodawcy.
Przejdź do ogłoszenia